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專利名稱(中)	去除靜態隨機存取記憶體漏電流影響之電路及方法
專利家族	中華民國：I320934
專利權人	國立清華大學 100%
發明人	黃錫瑜,賴亞群
技術領域	資訊工程,電子電機

專利摘要(中)
本發明之去除靜態隨機存取記憶體漏電流影響之電路包含一位元線對、一預充電電路、複數個記憶胞、一感測放大器及一校正電路。該位元線對包含一第一位元線及一第二位元線。該複數個記憶胞跨接於該第一位元線及第二位元線之間。該預充電電路連接於該位元線對之一端，用以對該位元線對進行充電。該感測放大器係用於偵測該位元線對之電壓差。該校正電路串接於該複數個記憶胞及該感測放大器之間，用以將可能發生漏電流之第一位元線之電壓傳送至位於校正電路和感測放大器之間校正後之該第二位元線，且將第二位元線之電壓傳送至位於校正電路和感測放大器之間校正後之該第一位元線，並反應於該感測放大器之輸入端訊號，以消除因漏電流所產生的影響。 An apparatus for removing impact of leakage current in SRAM comprises a bit－line pair including a first bit－line and a second bit－line, a pre－charge circuit connected to the bit－line pair for charging the bit－line pair, a plurality of memory cells connected between the first and second bit－lines, a sense amplifier for detecting voltage difference of the bit－line pair, and a calibration circuit connected between the memory cells and the sense amplifier. Through the calibration circuit, a voltage at the first bit－line, in which leakage current may occur, is transmitted to the calibrated second bit－line between the calibration circuit and the sense amplifier, a voltage at the second bit－line is transmitted to the calibrated first bit－line between the calibration circuit and the sense amplifier, and those voltages are reflected on the input signals of the sense amplifier, so as to remove the impact of leakage current. 【創作特點】本發明提出一種去除靜態隨機存取記憶體漏電流影響之電路及方法，可避免當位元線漏電流增加時造成存取時間急速增加或甚至無法正確存取儲存資料的現象。本發明之去除靜態隨機存取記憶體漏電流影響之電路包含一位元線對(bit－line pair)、一預充電電路、複數個記憶胞、一感測放大器及一校正電路。該位元線對包含一第一位元線及一第二位元線。該複數個記憶胞跨接於該第一位元線及第二位元線之間。該預充電電路連接於該位元線對之一端，用以對該位元線對進行充電。該感測放大器係用於偵測該位元線對之電壓差。該校正電路串接於該複數個記憶胞及該感測放大器之間，用以將可能有漏電流之第一位元線之電壓傳送至位於校正電路和感測放大器之間校正後之該第二位元線，且將第二位元線之電壓傳送至位於校正電路和感測放大器之間校正後之該第一位元線，並反應於該感測放大器之輸入端訊號，以消除因漏電流所產生的影響。較佳地，該校正電路包含一串接於該第一位元線之第一電容、一串接於該第二位元線之第二電容、一端連接於該第一位元線且另一端連接該第二電容之下極板之一第一開關、以及一端連接於該第二位元線且另一端連接該第一電容之下極板之一第二開關，其中該第一開關與第一位元線連接之線路和該第二開關與第二位元線連接之線路係形成交叉(X型)。該第一開關及第二開關係用以控制將該可能有漏電流之第一位元線之電壓傳送至位於校正電路和感測放大器之間校正後之該第二位元線(相當於第二電容之下極板)，且將該第二位元線之電壓傳送至位於校正電路和感測放大器之間校正後之該第一位元線(相當於第一電容之下極板)。上述電路之運作可歸納如下：首先，將該第一位元線及第二位元線預充電至一初始電壓，接著將可能有漏電流之第一位元線之電壓傳送至位於校正電路和感測放大器之間校正後之該第二位元線，且將第二位元線之該初始電壓傳送至位於校正電路和感測放大器之間校正後之該第一位元線，如此即儲存第一及第二位元線間形成之一偏移電壓(Offset voltage)在校正電路裡之第一及第二電容之下極板之間。最後，於正常讀取動作期間透過該第一及第二電容耦合該第一位元線及第二位元線之電壓訊號至感測放大器之輸入端，同時藉由先前儲存於校正電路裡之偏移電壓來消除該偏移電壓。簡言之，本發明的主要概念係將位元線漏電流轉換為一偏移電壓，再利用偏移消除(Offset cancellation)技術去除該偏移電壓，使感測放大器之輸入訊號不受到位元線漏電流的影響，以解決位元線漏電流的問題。本發明所提出之電路對於製程變異具高度穩定性，且結構簡單並僅需額外增加兩控制訊號。因此，本發明之電路不僅易於建置且只有些許的額外功率消耗，同時不會造成續取時間增加。

專利摘要(中)

本發明之去除靜態隨機存取記憶體漏電流影響之電路包含一位元線對、一預充電電路、複數個記憶胞、一感測放大器及一校正電路。該位元線對包含一第一位元線及一第二位元線。該複數個記憶胞跨接於該第一位元線及第二位元線之間。該預充電電路連接於該位元線對之一端，用以對該位元線對進行充電。該感測放大器係用於偵測該位元線對之電壓差。該校正電路串接於該複數個記憶胞及該感測放大器之間，用以將可能發生漏電流之第一位元線之電壓傳送至位於校正電路和感測放大器之間校正後之該第二位元線，且將第二位元線之電壓傳送至位於校正電路和感測放大器之間校正後之該第一位元線，並反應於該感測放大器之輸入端訊號，以消除因漏電流所產生的影響。 An apparatus for removing impact of leakage current in SRAM comprises a bit－line pair including a first bit－line and a second bit－line, a pre－charge circuit connected to the bit－line pair for charging the bit－line pair, a plurality of memory cells connected between the first and second bit－lines, a sense amplifier for detecting voltage difference of the bit－line pair, and a calibration circuit connected between the memory cells and the sense amplifier. Through the calibration circuit, a voltage at the first bit－line, in which leakage current may occur, is transmitted to the calibrated second bit－line between the calibration circuit and the sense amplifier, a voltage at the second bit－line is transmitted to the calibrated first bit－line between the calibration circuit and the sense amplifier, and those voltages are reflected on the input signals of the sense amplifier, so as to remove the impact of leakage current. 【創作特點】本發明提出一種去除靜態隨機存取記憶體漏電流影響之電路及方法，可避免當位元線漏電流增加時造成存取時間急速增加或甚至無法正確存取儲存資料的現象。本發明之去除靜態隨機存取記憶體漏電流影響之電路包含一位元線對(bit－line pair)、一預充電電路、複數個記憶胞、一感測放大器及一校正電路。該位元線對包含一第一位元線及一第二位元線。該複數個記憶胞跨接於該第一位元線及第二位元線之間。該預充電電路連接於該位元線對之一端，用以對該位元線對進行充電。該感測放大器係用於偵測該位元線對之電壓差。該校正電路串接於該複數個記憶胞及該感測放大器之間，用以將可能有漏電流之第一位元線之電壓傳送至位於校正電路和感測放大器之間校正後之該第二位元線，且將第二位元線之電壓傳送至位於校正電路和感測放大器之間校正後之該第一位元線，並反應於該感測放大器之輸入端訊號，以消除因漏電流所產生的影響。較佳地，該校正電路包含一串接於該第一位元線之第一電容、一串接於該第二位元線之第二電容、一端連接於該第一位元線且另一端連接該第二電容之下極板之一第一開關、以及一端連接於該第二位元線且另一端連接該第一電容之下極板之一第二開關，其中該第一開關與第一位元線連接之線路和該第二開關與第二位元線連接之線路係形成交叉(X型)。該第一開關及第二開關係用以控制將該可能有漏電流之第一位元線之電壓傳送至位於校正電路和感測放大器之間校正後之該第二位元線(相當於第二電容之下極板)，且將該第二位元線之電壓傳送至位於校正電路和感測放大器之間校正後之該第一位元線(相當於第一電容之下極板)。上述電路之運作可歸納如下：首先，將該第一位元線及第二位元線預充電至一初始電壓，接著將可能有漏電流之第一位元線之電壓傳送至位於校正電路和感測放大器之間校正後之該第二位元線，且將第二位元線之該初始電壓傳送至位於校正電路和感測放大器之間校正後之該第一位元線，如此即儲存第一及第二位元線間形成之一偏移電壓(Offset voltage)在校正電路裡之第一及第二電容之下極板之間。最後，於正常讀取動作期間透過該第一及第二電容耦合該第一位元線及第二位元線之電壓訊號至感測放大器之輸入端，同時藉由先前儲存於校正電路裡之偏移電壓來消除該偏移電壓。簡言之，本發明的主要概念係將位元線漏電流轉換為一偏移電壓，再利用偏移消除(Offset cancellation)技術去除該偏移電壓，使感測放大器之輸入訊號不受到位元線漏電流的影響，以解決位元線漏電流的問題。本發明所提出之電路對於製程變異具高度穩定性，且結構簡單並僅需額外增加兩控制訊號。因此，本發明之電路不僅易於建置且只有些許的額外功率消耗，同時不會造成續取時間增加。

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